Kiến thức thiết yếu cho bố trí PCB đa lớp: Hướng dẫn toàn diện

Định dạng PCB đa lớp là xương sống của thiết bị điện tử hiện đại, cho phép thiết kế nhỏ gọn, hiệu suất cao cung cấp năng lượng cho điện thoại thông minh, xe điện, thiết bị y tế và cơ sở hạ tầng 5G.Không giống như PCB một hoặc hai lớp, các tấm nhiều lớp (4 ′′40 + lớp) xếp chồng các lớp đồng dẫn điện với chất điện cách điện, giảm kích thước thiết bị 40 ′′60% trong khi tăng tốc độ tín hiệu và xử lý điện. Tuy nhiên,Thiết kế chúng đòi hỏi phải làm chủ các kỹ năng chuyên môn: từ tối ưu hóa xếp chồng lớp đến giảm EMI.

Thị trường PCB đa lớp toàn cầu được dự đoán sẽ đạt 85,6 tỷ đô la vào năm 2028 (Grand View Research), được thúc đẩy bởi nhu cầu về xe điện và 5G. Để cạnh tranh,các kỹ sư phải nắm vững các nguyên tắc cơ bản đảm bảo độ tin cậy, khả năng sản xuất, và hiệu suất. hướng dẫn này phá vỡ kiến thức thiết yếu cho bố trí PCB đa lớp, với các chiến lược có thể thực hiện, so sánh dựa trên dữ liệu,và thực tiễn tốt nhất phù hợp với tiêu chuẩn sản xuất của Mỹ.

Những điểm quan trọng
1Thiết kế xếp chồng lớp: Một xếp chồng kỹ thuật tốt (ví dụ: 4 lớp: Signal-Ground-Power-Signal) làm giảm EMI 30% và cải thiện tính toàn vẹn tín hiệu cho các tuyến đường 25Gbps +.
2.Đất / máy bay điện: Máy bay chuyên dụng làm giảm trở kháng 50%, ngăn chặn giảm điện áp và crosstalk quan trọng đối với các biến tần EV và thiết bị y tế.
3.Signal Integrity: Chế độ định tuyến cặp khác biệt và kiểm soát trở kháng (50Ω/100Ω) cắt giảm phản xạ tín hiệu 40% trong các thiết kế tốc độ cao.
4. DFM tuân thủ: Theo các quy tắc IPC-2221 làm giảm khiếm khuyết sản xuất từ 12% xuống còn 3%, giảm chi phí tái chế 0,50 $ ¢ 2,00 mỗi bảng.
5Các công cụ mô phỏng: Việc sử dụng sớm các mô phỏng tín hiệu / nhiệt (ví dụ: HyperLynx) phát hiện 80% các lỗi thiết kế trước khi tạo ra nguyên mẫu.

Cơ sở thiết kế PCB đa lớp
Trước khi đi sâu vào thiết kế, các kỹ sư phải nắm vững các khái niệm cơ bản quyết định hiệu suất và khả năng sản xuất.

1Layer Stack-Up: Nền tảng của hiệu suất
Việc xếp chồng lên (sự sắp xếp của lớp đồng và dielektri) là sự lựa chọn thiết kế quan trọng nhất, nó ảnh hưởng trực tiếp đến tính toàn vẹn của tín hiệu, quản lý nhiệt và EMI.Một bộ đắp kém có thể làm cho ngay cả các định tuyến tốt nhất vô dụng.

Thực hành tốt nhất: Đối với thiết kế tốc độ cao (> 10Gbps), ghép từng lớp tín hiệu với một mặt phẳng đất liền kề để tạo ra một đường trở lại cản thấp. Điều này cắt giảm sự phản xạ tín hiệu 35% so với các lớp không ghép.

2Thiết kế mặt đất và máy bay
Địa ngã và các mặt phẳng động lực không phải là những yếu tố hoạt động ổn định tín hiệu và cung cấp năng lượng:

1- Bề mặt đất:
a.Cung cấp một điện áp tham chiếu đồng nhất cho tín hiệu, giảm tiếng ồn bằng 40%.
b. Hành động như các chất phân tán nhiệt, giảm nhiệt độ thành phần xuống 15 °C trong các thiết kế dày đặc.
c. Đối với các tấm nhiều lớp, chỉ sử dụng các mặt phẳng đất chia khi cần thiết (ví dụ, tách các mặt phẳng tương tự / kỹ thuật số) để tránh tạo ra các đảo ngăn chặn tiếng ồn.
2. Máy bay điện:
a. Bán điện áp ổn định cho các thành phần, ngăn chặn sự sụt giảm gây ra lỗi logic.
b. Đặt các máy bay động cơ trực tiếp bên dưới mặt đất để tạo ra hiệu ứng tụ, giảm EMI 25%.
c. Sử dụng nhiều mặt phẳng điện cho các hệ thống đa điện áp (ví dụ: 3,3V và 5V) thay vì định tuyến điện thông qua các dấu vết. Điều này làm giảm sự sụt giảm điện áp 60%.

Nghiên cứu trường hợp: Một Tesla Model 3 BMS sử dụng hai mặt phẳng và ba mặt phẳng điện để xử lý 400V DC, giảm 30% các lỗi liên quan đến điện so với thiết kế 4 lớp.

3Chọn vật liệu: Khớp thiết kế với môi trường
PCB đa lớp dựa vào các vật liệu cân bằng hiệu suất nhiệt, điện và cơ học.

Xem xét quan trọng: Khớp với hệ số mở rộng nhiệt (CTE) của vật liệu với các thành phần (ví dụ, chip silicon có CTE là 2,6 ppm / ° C).dẫn đến thất bại của khớp hàn.

Chiến lược đặt thành phần
Việc đặt thành phần không chỉ là “cài đặt các bộ phận” mà còn ảnh hưởng trực tiếp đến quản lý nhiệt, tính toàn vẹn của tín hiệu và khả năng sản xuất.

1Quản lý nhiệt: Ngăn ngừa các điểm nóng
Nhiệt quá mức là nguyên nhân số 1 gây hỏng PCB đa lớp. Sử dụng các chiến lược này để kiểm soát nhiệt độ:

a. Nhóm các thành phần nóng: Đặt các bộ phận công suất cao (ví dụ: IGBT, bộ điều chỉnh điện áp) gần các thùng nhiệt hoặc đường bay không khí. Ví dụ, IGBT của biến tần EV nên ở trong phạm vi 5mm của một mảng nhiệt thông qua.
b. Sử dụng đường nhiệt: khoan đường chứa đồng 0,3 ∼ 0,5 mm dưới các thành phần nóng để chuyển nhiệt đến mặt đất bên trong. Một mảng đường nhiệt 10 x 10 làm giảm nhiệt độ thành phần 20 °C.
C. Tránh đông đúc: Để chiều cao thành phần 2 ¢ 3x giữa các bộ phận công suất cao để ngăn ngừa sự tích tụ nhiệt. Một kháng cự 2W cần khoảng cách 5mm từ các thành phần lân cận.

2- Chứng minh toàn vẹn tín hiệu: Đặt tốc độ
Các tín hiệu tốc độ cao (> 1Gbps) rất nhạy cảm với vị trí, ngay cả khoảng cách nhỏ cũng có thể gây mất tín hiệu:

a. Giảm độ dài dấu vết: Đặt các thành phần tốc độ cao (ví dụ: modem 5G, FPGA) gần nhau để giữ dấu vết < 5cm. Điều này làm giảm giảm giảm tín hiệu 30% ở 28GHz.
b. Loại bỏ các thành phần ồn ào: Loại bỏ các bộ phận kỹ thuật số (hồn ào) (ví dụ: vi xử lý) từ các bộ phận tương tự (nhạy cảm) (ví dụ: cảm biến) bằng ≥ 10mm. Sử dụng một mặt phẳng đất giữa chúng để chặn EMI.
c. Phân phối với Vias: Đặt các thành phần trên vias để giảm thiểu đường dẫn dấu vết. Điều này làm giảm số lượng "bends" gây ra các đỉnh trở ngại.

3Phân phối điện: Căng cố định
Đặt nguồn điện không đúng dẫn đến giảm điện áp và tiếng ồn.

a.Đóng điện giải ly: Đặt các tụ điện gốm 0.1μF trong vòng 2mm của các chân nguồn IC. Điều này lọc tiếng ồn tần số cao và ngăn chặn các đợt điện áp cao. Đối với các IC lớn (ví dụ: FPGA),sử dụng một tụ điện cho mỗi chân điện.
b.Sự gần gũi của mặt phẳng động lực: Đảm bảo các mặt phẳng động lực bao phủ 90% diện tích dưới các thành phần hấp thụ dòng điện cao (ví dụ: 1A +). Điều này làm giảm mật độ dòng điện và nhiệt.
c. Tránh điện Daisy-Chaining: Không định tuyến điện cho nhiều thành phần thông qua một đường dẫn duy nhất. Sử dụng mặt phẳng điện để cung cấp điện áp trực tiếp, giảm 50% giảm.

Kỹ thuật định tuyến cho PCB đa lớp
Routing biến một vị trí thành một mạch chức năng, làm chủ các kỹ thuật như định tuyến cặp chênh lệch và kiểm soát trở ngại là không thể đàm phán.

1. Đường dẫn cặp khác biệt: Đối với tín hiệu tốc độ cao
Các cặp chênh lệch (hai đường song song mang tín hiệu đối lập) là điều cần thiết cho các thiết kế 10Gbps +.

a. Độ dài bằng nhau: Khớp với chiều dài theo dõi trong phạm vi ± 0,5 mm để tránh lệch (sự khác biệt thời gian).
b. Khoảng cách nhất quán: Giữ các dấu vết cách nhau 0,5 × 1 chiều rộng dấu vết (ví dụ, khoảng cách 0,2 mm cho các dấu vết 0,2 mm) để duy trì trở kháng (100Ω cho các cặp chênh lệch).
c. Tránh Stubbing: Đừng thêm stubs (các phân đoạn dấu vết không sử dụng) vào các cặp chênh lệch stub gây phản xạ tín hiệu làm tăng BER (tỷ lệ lỗi bit) 40%.

2. Kiểm soát trở ngại: Khớp tín hiệu với tải
Sự không phù hợp xung (ví dụ, một dấu vết 50Ω kết nối với một đầu nối 75Ω) gây ra phản xạ tín hiệu làm suy giảm hiệu suất.

a. Chiều rộng / Độ dày dấu vết: Sử dụng dấu vết đồng rộng 0,2 mm, 1 oz trên FR4 (với dielectric 0,1 mm) để đạt được trở kháng 50Ω.
b. Lớp xếp chồng lên: Điều chỉnh độ dày dielectric giữa tín hiệu và mặt đất ốp độ dielectric dày hơn làm tăng trở kháng (ví dụ: 0,2mm dielectric = 60Ω; 0,1mm = 50Ω).
c. Kiểm tra TDR: Sử dụng bộ đo phản xạ phạm vi thời gian (TDR) để đo trở kháng các bảng khước từ với sự thay đổi > ± 10% các thông số kỹ thuật thiết kế.

Mẹo công cụ: Máy tính trở ngại của Altium Designer tự động điều chỉnh chiều rộng dấu vết và độ dày dielectric để đáp ứng trở ngại mục tiêu, giảm 70% lỗi thủ công.

3Thông qua vị trí: Giảm thiểu sự suy thoái tín hiệu
Vias kết nối các lớp nhưng thêm độ điện dẫn và điện dung làm tổn hại đến tín hiệu tốc độ cao.

a. Sử dụng đường mù / chôn vùi: Đối với tín hiệu 25Gbps +, sử dụng đường mù (kết nối các lớp bên ngoài với các lớp bên trong) thay vì đường xuyên lỗ. Điều này làm giảm độ cảm ứng 50%.
b. Giới hạn số lượng đường dẫn: Mỗi đường dẫn thêm ~ 0.5nH độ điện dẫn. Đối với tín hiệu 40Gbps, giới hạn đường dẫn đến 1 ¢ 2 mỗi dấu vết để tránh mất tín hiệu.
c. Đường đất: Đặt một mặt đất qua mỗi 2mm dọc theo các dấu vết tốc độ cao để tạo ra một "bức chắn" giảm 35%.

Quy tắc thiết kế và kiểm tra
Bỏ qua các quy tắc thiết kế dẫn đến các khiếm khuyết sản xuất và thất bại thực địa.

1. Xác định và Creepage: An toàn đầu tiên
Khoảng cách (khoảng cách không khí giữa các dây dẫn) và creepage (đường đi dọc theo cách điện) ngăn chặn các vòng cung điện quan trọng đối với các thiết kế điện áp cao.

Điều chỉnh môi trường: Trong môi trường ẩm ướt hoặc bụi, tăng độ trượt 50% (ví dụ: 0,45 mm cho 50 ∼ 250 V) để ngăn ngừa sự cố cách điện.

2DFM (Designing for Manufacturing): Tránh đau đầu sản xuất
DFM đảm bảo thiết kế của bạn có thể được xây dựng hiệu quả.

a. Khoảng cách đồng: Giữ khoảng cách ≥ 0,1 mm giữa các tính năng đồng để tránh mạch ngắn trong quá trình khắc.
b.Kích thước khoan: Sử dụng kích thước khoan tiêu chuẩn (0.2mm, 0.3mm, 0.5mm) để giảm chi phí công cụ.
c. Các đệm cứu nhiệt: Sử dụng các đệm khe cho các thành phần công suất cao (ví dụ: TO-220) để ngăn ngừa các khớp hàn bị nứt trong quá trình lưu lại.

3Tiêu chuẩn ngành: đáp ứng các yêu cầu toàn cầu
Tuân thủ đảm bảo PCB của bạn an toàn, đáng tin cậy và có thể bán được.

Kỹ thuật tiên tiến cho các thiết kế hiệu suất cao
Đối với thiết kế 25Gbps + hoặc công suất cao, định tuyến cơ bản không đủ sử dụng các chiến lược tiên tiến sau:

1. Đường dẫn tốc độ cao: Giảm thiểu sự biến dạng
a. Tránh góc 90 °: Sử dụng góc 45 ° hoặc dấu vết cong để giảm các điểm cản.
b. Controlled Trace Lengths: Đối với các giao diện bộ nhớ (ví dụ: DDR5), khớp các chiều dài theo dõi với độ chính xác ± 0,1 mm để tránh sự lệch thời gian.
c. Bức chắn: Đặt đường dẫn tốc độ cao giữa hai mặt phẳng trên mặt đất (thiết kế "microstrip" để ngăn chặn EMI) điều này làm giảm 40% lượng khí thải bức xạ.

2Giảm EMI: Giữ tiếng ồn trong kiểm tra
a. Gỗ đan mặt đất: Kết nối mặt đất bên trong với đường viền mỗi 10 mm để tạo ra một "lồng Faraday" bẫy EMI.
b. Ferrite Beads: Thêm hạt ferrite vào dây điện của các thành phần ồn ào (ví dụ: vi xử lý) để ngăn chặn tiếng ồn tần số cao (> 100MHz).
c. Phân biệt cặp xoắn: xoắn cặp chênh lệch (1 xoắn mỗi cm) cho đường dẫn theo kiểu cáp. Điều này làm giảm nhận EMI 25%.

3. Mô phỏng: Xác thực trước khi tạo nguyên mẫu
Mô phỏng phát hiện ra các lỗi sớm, tiết kiệm hơn 1.000 đô la cho mỗi lần lặp lại nguyên mẫu.

Những sai lầm thường gặp cần tránh
Ngay cả những kỹ sư có kinh nghiệm cũng mắc những sai lầm đắt tiền này:

1- Bỏ qua mô phỏng nhiệt:
a.Lỗi: Giả sử các thành phần nhỏ không quá nóng.
b. Kết quả: 35% các lỗi trường liên quan đến nhiệt (Báo cáo IPC).
c. Fix: Mô phỏng hiệu suất nhiệt cho tất cả các thành phần > 1W.

2- Bỏ qua liên tục mặt đất:
a. Lỗi: Tạo ra các máy bay đất tách biệt mà không có kết nối thích hợp.
b. Hậu quả: Sự phản xạ tín hiệu tăng 50%, gây mất dữ liệu.
c.Sửa chữa: Sử dụng đường dẫn mặt đất để kết nối các mặt phẳng tách biệt; tránh các hòn đảo mặt đất nổi.

3- Tài liệu sản xuất không đầy đủ:
a. Lỗi: Chỉ gửi các tệp Gerber (không có hướng dẫn khoan hoặc ghi chú chế tạo).
b. Kết quả: 20% sự chậm trễ sản xuất xuất phát từ việc thiếu tài liệu (Khảo sát nhà sản xuất PCB).
c. Fix: Bao gồm các tập tin khoan, bản vẽ chế tạo và báo cáo DFM.

Công cụ và phần mềm cho bố trí PCB đa lớp
Các công cụ phù hợp sẽ hợp lý hóa thiết kế và giảm thiểu lỗi:

LT CIRCUIT's Chuyên môn về bố cục PCB đa lớp
LT CIRCUIT chuyên giải quyết các thách thức đa lớp phức tạp, tập trung vào:

a. Sự toàn vẹn tín hiệu: Sử dụng các thuật toán định tuyến độc quyền để duy trì trở kháng 50Ω/100Ω ± 5% cho tín hiệu 40Gbps.
b.Custom Stack-Ups: Thiết kế bảng 4 ′′ 20 lớp với vật liệu như Rogers RO4350 cho 5G và polyimide cho các ứng dụng linh hoạt.
c. Kiểm tra: Xác nhận mọi bảng với TDR, hình ảnh nhiệt và thử nghiệm thăm dò bay để đảm bảo tuân thủ.

Nghiên cứu trường hợp: LT CIRCUIT đã thiết kế một PCB 8 lớp cho trạm cơ sở 5G, đạt được sự mất tín hiệu 28GHz 1,8dB / inch 30% tốt hơn so với mức trung bình trong ngành.

Câu hỏi thường gặp về Layout PCB đa lớp
Q: Số lớp tối thiểu cho PCB 5G là bao nhiêu?
A: 6 lớp (Signal-Ground-Signal-Power-Ground-Signal) với Rogers RO4350 nền ốp thấp hơn gây mất tín hiệu quá mức (> 2,5 dB / inch ở 28GHz).

Hỏi: Làm thế nào để tôi chọn giữa đường ống mù và đường ống xuyên lỗ?
A: Sử dụng đường mù cho tín hiệu 25Gbps + (giảm cảm ứng) và đường xuyên lỗ cho kết nối điện (5A +).

Hỏi: Tại sao DFM quan trọng đối với PCB đa lớp?
A: Bảng đa lớp có nhiều điểm thất bại hơn (vias, lớp phủ). DFM làm giảm khiếm khuyết từ 12% xuống còn 3%, giảm chi phí tái chế.

Q: Những công cụ nào giúp kiểm soát trở ngại?
A: Máy tính trở ngại của Altium và công cụ Layout SiP của Cadence tự động điều chỉnh chiều rộng theo dõi / dielectric để đáp ứng trở ngại mục tiêu.

Q: Làm thế nào LT CIRCUIT hỗ trợ các thiết kế đa lớp tốc độ cao?
A: LT CIRCUIT cung cấp tối ưu hóa xếp chồng, mô phỏng tính toàn vẹn tín hiệu và thử nghiệm sau sản xuất, đảm bảo tín hiệu 40Gbps đáp ứng các yêu cầu sơ đồ mắt.

Kết luận
Làm chủ bố cục PCB đa lớp đòi hỏi sự kết hợp của kiến thức kỹ thuật, chiến lược thực tế và kỹ năng công cụ.độ tin cậy, và chi phí. Bằng cách tuân theo các tiêu chuẩn ngành, tránh những sai lầm phổ biến, và tận dụng các công cụ tiên tiến,các kỹ sư có thể thiết kế PCB đa lớp cung cấp năng lượng cho thế hệ điện tử tiếp theo từ điện thoại thông minh 5G đến xe điện.

Đối với các dự án phức tạp, hợp tác với các chuyên gia như LT CIRCUIT đảm bảo thiết kế của bạn đáp ứng các tiêu chuẩn hiệu suất và sản xuất nghiêm ngặt nhất.PCB đa lớp trở thành một lợi thế cạnh tranh, không phải là một thách thức thiết kế.