Thiết kế, lợi ích và ứng dụng

PCB nhiều lớp HDI (High-Density Interconnect) đã trở thành xương sống của các thiết bị điện tử tiên tiến nhất—từ điện thoại thông minh 5G đến cấy ghép y tế—bằng cách đóng gói nhiều linh kiện hơn, tín hiệu nhanh hơn và chức năng phức tạp hơn vào các diện tích nhỏ hơn. Nhưng sự thành công của các PCB tiên tiến này phụ thuộc vào một quyết định thiết kế quan trọng: cấu trúc lớp. Một cấu trúc lớp được thiết kế tốt sẽ tối ưu hóa tính toàn vẹn tín hiệu, quản lý nhiệt và khả năng sản xuất, trong khi một cấu trúc kém có thể làm giảm hiệu suất, gây nhiễu xuyên âm hoặc dẫn đến việc sửa chữa tốn kém.

Hướng dẫn này sẽ phân tích các cấu trúc lớp PCB nhiều lớp HDI được sử dụng phổ biến nhất, giải thích cách chọn cấu hình phù hợp cho ứng dụng của bạn và phác thảo các nguyên tắc thiết kế chính để tránh những sai lầm. Cho dù bạn đang thiết kế PCB điện thoại thông minh 6 lớp hay bo mạch trạm gốc 5G 12 lớp, việc hiểu các cấu trúc lớp này sẽ giúp bạn khai thác toàn bộ tiềm năng của công nghệ HDI.

Những điểm chính cần ghi nhớ
1. Cấu trúc lớp PCB nhiều lớp HDI (4–12 lớp) sử dụng microvia (50–150µm) và via so le/xếp chồng để đạt được mật độ linh kiện cao hơn 2–3 lần so với PCB nhiều lớp truyền thống.
2. Các cấu hình phổ biến nhất là 2+2+2 (6 lớp), 4+4 (8 lớp), 1+N+1 (số lớp linh hoạt) và 3+3+3 (9 lớp), mỗi cấu hình được điều chỉnh theo nhu cầu về mật độ và hiệu suất cụ thể.
3. Một cấu trúc lớp được thiết kế tốt sẽ giảm tổn thất tín hiệu 40% ở 28GHz, giảm nhiễu xuyên âm 50% và giảm điện trở nhiệt 30% so với các bố cục lớp ngẫu nhiên.
4. Các ngành như điện tử tiêu dùng, viễn thông và thiết bị y tế dựa vào các cấu trúc lớp chuyên biệt: 2+2+2 cho điện thoại thông minh, 4+4 cho trạm gốc 5G và 1+N+1 cho thiết bị đeo được.

Cấu trúc lớp PCB nhiều lớp HDI là gì?
Cấu trúc lớp PCB nhiều lớp HDI là sự sắp xếp các lớp đồng dẫn điện (tín hiệu, nguồn, mass) và các lớp điện môi cách điện (chất nền, prepreg) trong PCB. Không giống như PCB nhiều lớp truyền thống—dựa vào các via xuyên lỗ và các bố cục đơn giản “tín hiệu-mass-tín hiệu”—các cấu trúc lớp HDI sử dụng:
  a. Microvia: Các lỗ nhỏ (đường kính 50–150µm) kết nối các lớp liền kề (via mù: ngoài → trong; via chôn: trong → trong).
  b. Via xếp chồng/so le: Microvia được xếp chồng theo chiều dọc (xếp chồng) hoặc bù (so le) để kết nối các lớp không liền kề mà không cần các lỗ xuyên.
  c. Mặt phẳng chuyên dụng: Các lớp mass và nguồn riêng biệt để giảm thiểu tiếng ồn và cải thiện tính toàn vẹn tín hiệu.
Mục tiêu của cấu trúc lớp HDI là tối đa hóa mật độ (linh kiện trên inch vuông) đồng thời duy trì hiệu suất tín hiệu tốc độ cao (25Gbps+) và hiệu quả nhiệt—rất quan trọng đối với các thiết bị nhỏ gọn, công suất cao.

Tại sao thiết kế cấu trúc lớp lại quan trọng đối với PCB nhiều lớp HDI
Một cấu trúc lớp được thiết kế kém sẽ làm suy yếu ngay cả các tính năng HDI tiên tiến nhất. Đây là lý do tại sao nó tạo ra hoặc phá vỡ:
  1. Tính toàn vẹn tín hiệu: Tín hiệu tốc độ cao (28GHz 5G, liên kết trung tâm dữ liệu 100Gbps) nhạy cảm với sự không phù hợp về trở kháng và nhiễu xuyên âm. Một cấu trúc lớp thích hợp (ví dụ: lớp tín hiệu liền kề với mặt phẳng mass) duy trì trở kháng được kiểm soát (50Ω/100Ω) và giảm phản xạ tín hiệu 30%.
  2. Quản lý nhiệt: PCB HDI dày đặc tạo ra nhiệt—các mặt phẳng đồng chuyên dụng trong cấu trúc lớp lan tỏa nhiệt nhanh hơn 2 lần so với các bố cục truyền thống, giảm nhiệt độ linh kiện 25°C.
  3. Khả năng sản xuất: Các cấu trúc lớp quá phức tạp (ví dụ: 12 lớp với microvia 100µm) làm tăng tỷ lệ phế phẩm lên 15%; các thiết kế được tối ưu hóa giữ phế phẩm <5%.
  4. Hiệu quả chi phí: Việc chọn cấu trúc lớp 6 lớp thay vì 8 lớp cho PCB điện thoại thông minh sẽ cắt giảm chi phí vật liệu 25% mà không làm giảm hiệu suất.

Các cấu trúc lớp PCB nhiều lớp HDI được sử dụng phổ biến nhất
Các cấu trúc lớp HDI được phân loại theo số lớp và cấu hình microvia của chúng. Dưới đây là bốn thiết kế được áp dụng rộng rãi nhất, với các trường hợp sử dụng, lợi ích và hạn chế.

1. Cấu trúc lớp HDI 2+2+2 (6 lớp)
Cấu trúc lớp 2+2+2 là “cỗ máy” của ngành điện tử tiêu dùng, cân bằng mật độ, hiệu suất và chi phí. Nó bao gồm:
  a. Cấu trúc phụ trên cùng: 2 lớp (Tín hiệu trên cùng + Mass trong 1) được kết nối bằng microvia mù.
  b. Lõi giữa: 2 lớp (Nguồn trong 2 + Tín hiệu trong 3) được kết nối bằng microvia chôn.
  c. Cấu trúc phụ dưới cùng: 2 lớp (Mass trong 4 + Tín hiệu dưới cùng) được kết nối bằng microvia mù.
Các tính năng chính:
  a. Sử dụng microvia xếp chồng (Trên cùng → Trong 1 → Trong 2) để kết nối các lớp bên ngoài và giữa.
  b. Các mặt phẳng mass chuyên dụng liền kề với các lớp tín hiệu làm giảm nhiễu xuyên âm.
  c. Hỗ trợ các linh kiện BGA có bước 0,4mm và linh kiện thụ động 0201—lý tưởng cho các thiết bị nhỏ gọn.
Số liệu hiệu suất:
  a. Tổn thất tín hiệu ở 28GHz: 1,8dB/inch (so với 2,5dB/inch đối với PCB 6 lớp truyền thống).
  b. Mật độ linh kiện: 800 linh kiện/inch vuông (gấp 2 lần so với 6 lớp truyền thống).
Tốt nhất cho:
  a. Điện thoại thông minh (ví dụ: PCB chính của iPhone 15), máy tính bảng, thiết bị đeo được (đồng hồ thông minh) và cảm biến IoT.
Ưu điểm & Nhược điểm:

2. Cấu trúc lớp HDI 4+4 (8 lớp)
Cấu trúc lớp 4+4 là lựa chọn hàng đầu cho các thiết bị hiệu suất cao tầm trung, thêm hai lớp nữa vào thiết kế 2+2+2 để có thêm các đường dẫn tín hiệu và nguồn. Nó có các tính năng:
  a. Cấu trúc phụ trên cùng: 4 lớp (Tín hiệu trên cùng 1, Mass trong 1, Nguồn trong 2, Tín hiệu trong 3 2) được kết nối bằng microvia xếp chồng.
  b. Cấu trúc phụ dưới cùng: 4 lớp (Tín hiệu trong 4 3, Mass trong 5, Nguồn trong 6, Tín hiệu dưới cùng 4) được kết nối bằng microvia xếp chồng.
  c. Via chôn: Kết nối Trong 3 (cấu trúc phụ trên cùng) với Trong 4 (cấu trúc phụ dưới cùng) để định tuyến tín hiệu xuyên cấu trúc.
Các tính năng chính:
  a. Bốn lớp tín hiệu chuyên dụng (hỗ trợ 4 đường dẫn 25Gbps).
  b. Hai mặt phẳng nguồn (ví dụ: 3,3V và 5V) cho các hệ thống đa điện áp.
  c. Sử dụng microvia khoan bằng laser (đường kính 75µm) để có độ chính xác cao.
Số liệu hiệu suất:
  a. Kiểm soát trở kháng: ±5% (rất quan trọng đối với mmWave 5G).
  b. Điện trở nhiệt: 0,8°C/W (so với 1,2°C/W đối với cấu trúc lớp 6 lớp).
Tốt nhất cho:
  a. Các ô nhỏ 5G, điện thoại thông minh tầm trung (ví dụ: dòng Samsung Galaxy A), cổng IoT công nghiệp và cảm biến ADAS ô tô.
Ưu điểm & Nhược điểm:

3. Cấu trúc lớp HDI 1+N+1 (Số lớp linh hoạt)
Cấu trúc lớp 1+N+1 là một thiết kế dạng mô-đun, trong đó “N” là số lớp bên trong (2–8), giúp nó linh hoạt cho các nhu cầu tùy chỉnh. Nó được cấu trúc như sau:
  a. Lớp trên cùng: 1 lớp tín hiệu (microvia mù đến Trong 1).
  b. Các lớp bên trong: N lớp (hỗn hợp tín hiệu, mass, nguồn—ví dụ: 2 mass, 2 nguồn cho N=4).
  c. Lớp dưới cùng: 1 lớp tín hiệu (microvia mù đến Trong N).
Các tính năng chính:
  a. Số lớp bên trong có thể tùy chỉnh (ví dụ: 1+2+1=4 lớp, 1+6+1=8 lớp).
  b. Microvia so le (thay vì xếp chồng) để sản xuất đơn giản hơn trong các đợt sản xuất số lượng nhỏ.
  c. Lý tưởng để tạo mẫu hoặc thiết kế với nhu cầu nguồn/tín hiệu độc đáo.
Số liệu hiệu suất:
  a. Tổn thất tín hiệu: 1,5–2,2dB/inch (thay đổi theo N; thấp hơn đối với nhiều mặt phẳng mass hơn).
  b. Mật độ linh kiện: 600–900 linh kiện/inch vuông (tăng theo N).
Tốt nhất cho:
  a. Nguyên mẫu (ví dụ: thiết bị IoT khởi nghiệp), thiết bị đeo y tế (ví dụ: máy theo dõi glucose) và cảm biến công nghiệp số lượng nhỏ.
Ưu điểm & Nhược điểm:

4. Cấu trúc lớp HDI 3+3+3 (9 lớp)
Cấu trúc lớp 3+3+3 là một thiết kế hiệu suất cao cho các hệ thống phức tạp, với ba cấu trúc phụ bằng nhau:
  a. Cấu trúc phụ trên cùng: 3 lớp (Tín hiệu trên cùng 1, Mass trong 1, Nguồn trong 2) → microvia mù.
  b. Cấu trúc phụ giữa: 3 lớp (Tín hiệu trong 3 2, Mass trong 4, Tín hiệu trong 5 3) → microvia chôn.
  c. Cấu trúc phụ dưới cùng: 3 lớp (Nguồn trong 6, Mass trong 7, Tín hiệu dưới cùng 4) → microvia mù.
Các tính năng chính:
  a. Ba mặt phẳng mass (tối đa hóa việc giảm tiếng ồn).
  b. Hỗ trợ 4+ cặp vi sai tốc độ cao (100Gbps+).
  c. Sử dụng microvia chứa đầy đồng cho các đường dẫn nguồn (mang 5–10A trên mỗi via).
Số liệu hiệu suất:
  a. Tổn thất tín hiệu ở 40GHz: 2,0dB/inch (tốt nhất trong phân khúc cho HDI).
  b. Nhiễu xuyên âm: <-40dB (so với <-30dB đối với cấu trúc lớp 8 lớp).
Tốt nhất cho:
  a. Trạm gốc macro 5G, bộ thu phát trung tâm dữ liệu (100Gbps+), thiết bị điện tử hàng không vũ trụ và thiết bị chụp ảnh y tế cao cấp.
Ưu điểm & Nhược điểm:

So sánh các cấu trúc lớp HDI phổ biến
Sử dụng bảng này để đánh giá nhanh chóng cấu trúc lớp nào phù hợp với nhu cầu của dự án của bạn:

Các nguyên tắc thiết kế chính cho cấu trúc lớp PCB nhiều lớp HDI
Ngay cả cấu hình cấu trúc lớp tốt nhất cũng không thành công nếu không có thiết kế phù hợp. Thực hiện theo các nguyên tắc này để tối ưu hóa hiệu suất:
1. Ghép các lớp tín hiệu với các mặt phẳng mass
Mọi lớp tín hiệu tốc độ cao (≥1Gbps) phải liền kề với một mặt phẳng mass vững chắc. Điều này:
  a. Giảm diện tích vòng lặp (nguồn chính của EMI) 50%.
  b. Duy trì trở kháng được kiểm soát (ví dụ: 50Ω đối với tín hiệu một đầu) bằng cách đảm bảo độ dày điện môi nhất quán giữa đường tín hiệu và mass.
Ví dụ: Trong cấu trúc lớp 2+2+2, việc đặt Tín hiệu trên cùng (28GHz) trực tiếp phía trên Mass trong 1 sẽ cắt giảm phản xạ tín hiệu 30% so với lớp tín hiệu không có mass liền kề.

2. Tách các lớp nguồn và tín hiệu
Các mặt phẳng nguồn tạo ra tiếng ồn (gợn điện áp, quá độ chuyển mạch) gây nhiễu cho các tín hiệu tốc độ cao. Để giảm thiểu điều này:
  a. Đặt các mặt phẳng nguồn ở phía đối diện của các mặt phẳng mass so với các lớp tín hiệu (ví dụ: Tín hiệu → Mass → Nguồn).
  b. Sử dụng các mặt phẳng nguồn riêng biệt cho các mức điện áp khác nhau (ví dụ: 3,3V và 5V) để tránh nhiễu xuyên âm giữa các miền nguồn.
  c. Thêm tụ điện khử cặp (kích thước 01005) giữa các mặt phẳng nguồn và các lớp tín hiệu để triệt tiêu tiếng ồn.
Dữ liệu: Việc tách các lớp nguồn và tín hiệu bằng một mặt phẳng mass sẽ giảm tiếng ồn liên quan đến nguồn 45% trong các thiết kế 10Gbps.

3. Tối ưu hóa vị trí Microvia
Microvia rất quan trọng đối với mật độ HDI nhưng có thể gây ra các sự cố tín hiệu nếu đặt sai vị trí:
  a. Via xếp chồng: Sử dụng cho các thiết kế mật độ cao (ví dụ: điện thoại thông minh) nhưng giới hạn ở 2–3 lớp (xếp chồng 4+ lớp làm tăng nguy cơ rỗng).
  b. Via so le: Sử dụng cho các thiết kế độ tin cậy thấp hoặc cao (ví dụ: thiết bị y tế)—chúng dễ sản xuất hơn và có ít khoảng trống hơn.
  c. Giữ Via tránh xa các góc đường dẫn: Đặt microvia ≥0,5mm so với các khúc cua đường dẫn để tránh các đỉnh trở kháng.

4. Cân bằng nhu cầu về nhiệt và điện
PCB HDI mật độ cao giữ nhiệt—thiết kế cấu trúc lớp để tản nhiệt:
  a. Sử dụng đồng 2oz cho các mặt phẳng nguồn (so với 1oz) để cải thiện độ dẫn nhiệt.
  b. Thêm via nhiệt (chứa đầy đồng, đường kính 0,3mm) giữa các linh kiện nóng (ví dụ: mô-đun PA 5G) và các mặt phẳng mass bên trong.
  c. Đối với các thiết bị 10W+, hãy đưa một lớp lõi kim loại (nhôm hoặc đồng) vào cấu trúc lớp (ví dụ: 2+1+2+1+2=8 lớp với 1 lõi kim loại).
Nghiên cứu điển hình: Cấu trúc lớp 4+4 với các mặt phẳng nguồn 2oz và 12 via nhiệt đã giảm nhiệt độ của mô-đun PA 5G 20°C so với thiết kế 1oz.

5. Tuân theo Tiêu chuẩn IPC-2226
IPC-2226 (tiêu chuẩn toàn cầu cho PCB HDI) cung cấp các hướng dẫn quan trọng cho các cấu trúc lớp:
  a. Đường kính microvia tối thiểu: 50µm (khoan bằng laser).
  b. Khoảng cách tối thiểu giữa các microvia: 100µm.
  c. Độ dày điện môi giữa các lớp: 50–100µm (để kiểm soát trở kháng).
Tuân thủ IPC-2226 đảm bảo cấu trúc lớp của bạn có thể sản xuất được và đáp ứng các tiêu chuẩn độ tin cậy của ngành

Lựa chọn vật liệu cho cấu trúc lớp HDI

Các vật liệu phù hợp sẽ nâng cao hiệu suất cấu trúc lớp—chọn dựa trên tốc độ tín hiệu và môi trường của bạn:

Các thách thức và giải pháp cấu trúc lớp phổ biến
Ngay cả với thiết kế cẩn thận, các cấu trúc lớp HDI phải đối mặt với những trở ngại độc đáo. Đây là cách để vượt qua chúng:

Các ứng dụng thực tế của cấu trúc lớp HDI
1. Điện tử tiêu dùng: Điện thoại thông minh
  a. Thiết bị: PCB chính của iPhone 15 Pro
  b. Cấu trúc lớp: 2+2+2 (6 lớp)
  c. Tại sao: Cân bằng mật độ (1.200 linh kiện/inch vuông) và chi phí; microvia xếp chồng cho phép các linh kiện BGA có bước 0,35mm cho chip A17 Pro.
  d. Kết quả: PCB nhỏ hơn 30% so với iPhone 13, với tốc độ 5G nhanh hơn 2 lần (tải xuống 4,5Gbps).

2. Viễn thông: Các ô nhỏ 5G
  a. Thiết bị: Đơn vị vô tuyến Ericsson 5G
  b. Cấu trúc lớp: 4+4 (8 lớp)
  c. Tại sao: Bốn lớp tín hiệu xử lý tín hiệu mmWave 28GHz và 4G LTE; hai mặt phẳng nguồn hỗ trợ bộ khuếch đại 20W.
  d. Kết quả: Tổn thất tín hiệu thấp hơn 40% so với PCB 8 lớp truyền thống, mở rộng phạm vi ô nhỏ thêm 25%.

3. Y tế: Siêu âm di động
  a. Thiết bị: Đầu dò siêu âm GE Healthcare Logiq E
  b. Cấu trúc lớp: 1+4+1 (6 lớp)
  c. Tại sao: Thiết kế dạng mô-đun phù hợp với nhu cầu cảm biến tùy chỉnh; chất nền polyimide chịu được khử trùng (134°C).
  d. Kết quả: Đầu dò nhẹ hơn 50% so với các mẫu trước đó, với hình ảnh rõ ràng hơn (nhờ nhiễu xuyên âm thấp).

4. Ô tô: Radar ADAS
  a. Thiết bị: Mô-đun radar Tesla Autopilot
  b. Cấu trúc lớp: 3+3+3 (9 lớp)
  c. Tại sao: Ba mặt phẳng mass làm giảm EMI từ thiết bị điện tử ô tô; via chứa đầy đồng xử lý nguồn 15A cho bộ phát radar.
  d. Kết quả: Độ chính xác phát hiện 99,9% trong mưa/sương mù, đáp ứng các tiêu chuẩn an toàn ISO 26262.

Câu hỏi thường gặp về cấu trúc lớp PCB nhiều lớp HDI
H: Làm thế nào để tôi chọn giữa cấu trúc lớp 2+2+2 và 4+4?
Đ: Sử dụng 2+2+2 nếu thiết kế của bạn cần ≤2 đường dẫn tốc độ cao (ví dụ: điện thoại thông minh có 5G + Wi-Fi 6E) và ưu tiên chi phí. Chọn 4+4 cho 3+ đường dẫn tốc độ cao (ví dụ: ô nhỏ 5G với 28GHz + 39GHz) hoặc tản nhiệt 10W+.

H: Cấu trúc lớp HDI có thể hỗ trợ PCB linh hoạt không?
Đ: Có—sử dụng cấu trúc lớp 1+N+1 với chất nền polyimide (ví dụ: 1+2+1=HDI linh hoạt 4 lớp). Điều này phổ biến trong điện thoại có thể gập lại (khu vực bản lề) và thiết bị đeo được.

H: Số lớp tối thiểu cho PCB mmWave 5G là bao nhiêu?
Đ: 6 lớp (2+2+2) với chất nền Rogers RO4350. Ít lớp hơn (4 lớp) gây ra tổn thất tín hiệu quá mức (>2,5dB/inch ở 28GHz).

H: Cấu trúc lớp HDI làm tăng thêm bao nhiêu chi phí PCB?
Đ: Cấu trúc lớp 2+2+2 có chi phí cao hơn 30% so với PCB 6 lớp truyền thống; cấu trúc lớp 3+3+3 có chi phí cao hơn 2 lần. Mức phí bảo hiểm được bù đắp bằng kích thước thiết bị nhỏ hơn và hiệu suất tốt hơn.

H: Tôi có cần phần mềm đặc biệt để thiết kế cấu trúc lớp HDI không?
Đ: Có—các công cụ như Altium Designer, Cadence Allegro và Mentor Xpedition có các tính năng dành riêng cho HDI: quy tắc thiết kế microvia, máy tính trở kháng và trình mô phỏng cấu trúc lớp.

Kết luận
Cấu trúc lớp PCB nhiều lớp HDI là những anh hùng thầm lặng của ngành điện tử hiện đại, cho phép các thiết bị nhỏ gọn, hiệu suất cao mà chúng ta dựa vào hàng ngày. Các cấu hình 2+2+2, 4+4, 1+N+1 và 3+3+3 mỗi cấu hình phục vụ các nhu cầu riêng biệt—từ điện thoại thông minh thân thiện với ngân sách đến các trạm gốc 5G quan trọng.
Chìa khóa để thành công là kết hợp cấu trúc lớp với ứng dụng của bạn: ưu tiên chi phí với 2+2+2, hiệu suất với 3+3+3 và tính linh hoạt với 1+N+1. Kết hợp điều này với các nguyên tắc thiết kế thông minh (ghép nối tín hiệu-mass, tối ưu hóa microvia) và vật liệu chất lượng cao, và bạn sẽ tạo ra các PCB HDI vượt trội về mật độ, tốc độ và độ tin cậy.

Khi ngành điện tử tiếp tục thu nhỏ và tốc độ tăng lên 60GHz+ (6G), thiết kế cấu trúc lớp HDI sẽ chỉ ngày càng quan trọng. Bằng cách làm chủ các cấu hình và thực tiễn tốt nhất này, bạn sẽ sẵn sàng xây dựng thế hệ thiết bị tiên tiến tiếp theo—những thiết bị nhỏ hơn, nhanh hơn và hiệu quả hơn bao giờ hết.